納米到(dao)底有多細微？
在開始(shi)之前，要先了解納(na)米(mi)(mi)究竟是(shi)(shi)什么意思。在數學上，納(na)米(mi)(mi)是(shi)(shi) 0.000000001 米(mi)(mi)，但這是(shi)(shi)個(ge)相當差的(de)(de)例子，畢竟我們只看得到小數點后有(you)很多個(ge)零，卻(que)沒有(you)實際的(de)(de)感覺。如(ru)果以指(zhi)甲厚度(du)做比(bi)較(jiao)的(de)(de)話，或許會比(bi)較(jiao)明顯。
用標尺實際測量的話可以得(de)知指甲的厚度約為(wei) 0.0001 米(mi)（0.1 毫(hao)米(mi)），也就是說試(shi)著把一片指甲的側面切(qie)成(cheng) 10 萬條(tiao)(tiao)線(xian)，每條(tiao)(tiao)線(xian)就約等(deng)同于(yu) 1 納米(mi)，由此可略為(wei)想象得(de)到 1 納米(mi)是何等(deng)的微小了。
知(zhi)道納米(mi)有多(duo)(duo)小(xiao)(xiao)之后，還要理解縮小(xiao)(xiao)工藝的(de)用意，縮小(xiao)(xiao)晶(jing)體(ti)管(guan)的(de)最(zui)主要目的(de)，就是(shi)可以在更小(xiao)(xiao)的(de)芯片中塞入(ru)更多(duo)(duo)的(de)晶(jing)體(ti)管(guan)，讓芯片不會因技術提升而變得(de)更大；其次，可以增加處理器的(de)運算效(xiao)率；再(zai)者，減少體(ti)積(ji)也可以降低耗電量；最(zui)后，芯片體(ti)積(ji)縮小(xiao)(xiao)后，更容易(yi)塞入(ru)行動裝置中，滿(man)足未來(lai)輕薄化(hua)的(de)需求(qiu)。
再(zai)回來探究(jiu)納米(mi)(mi)工(gong)藝是(shi)什(shen)么，以(yi)(yi) 14 納米(mi)(mi)為(wei)例，其工(gong)藝是(shi)指在芯片中，線最小(xiao)(xiao)可以(yi)(yi)做到 14 納米(mi)(mi)的(de)(de)(de)尺寸(cun)，下(xia)圖為(wei)傳統晶(jing)體(ti)管(guan)的(de)(de)(de)長相，以(yi)(yi)此作為(wei)例子。縮小(xiao)(xiao)晶(jing)體(ti)管(guan)的(de)(de)(de)最主要目的(de)(de)(de)就是(shi)為(wei)了要減少耗電(dian)量，然而要縮小(xiao)(xiao)哪個部分才能(neng)達(da)到這個目的(de)(de)(de)？左下(xia)圖中的(de)(de)(de) L 就是(shi)我(wo)們期望縮小(xiao)(xiao)的(de)(de)(de)部分。藉(jie)由縮小(xiao)(xiao)閘極長度(du)，電(dian)流可以(yi)(yi)用更(geng)短的(de)(de)(de)路徑從 Drain 端到 Source 端（有興趣的(de)(de)(de)話可以(yi)(yi)利(li)用 Google 以(yi)(yi) MOSFET 搜尋，會有更(geng)詳細的(de)(de)(de)解釋）。
此外，計算(suan)機(ji)是(shi)以(yi)(yi) 0 和 1 作運算(suan)，要如(ru)何以(yi)(yi)晶體(ti)管滿足這個目的(de)呢？做(zuo)法(fa)就(jiu)是(shi)判斷(duan)晶體(ti)管是(shi)否有電(dian)流(liu)流(liu)通。當(dang)在 Gate 端(duan)（綠色的(de)方(fang)塊）做(zuo)電(dian)壓供(gong)給，電(dian)流(liu)就(jiu)會(hui)(hui)從 Drain 端(duan)到 Source 端(duan)，如(ru)果沒有供(gong)給電(dian)壓，電(dian)流(liu)就(jiu)不會(hui)(hui)流(liu)動(dong)，這樣就(jiu)可(ke)以(yi)(yi)表(biao)示 1 和 0。（至于為什么要用 0 和 1 作判斷(duan)，有興趣的(de)話(hua)可(ke)以(yi)(yi)去(qu)查布爾代數，我們是(shi)使用這個方(fang)法(fa)作成計算(suan)機(ji)的(de)）
尺寸縮小有其物理限制(zhi)
不(bu)過，工藝并不(bu)能無限制的(de)縮(suo)小(xiao)，當我們將晶(jing)體管縮(suo)小(xiao)到 20 納米(mi)左右(you)時，就(jiu)會(hui)遇到量子物理中(zhong)的(de)問題，讓晶(jing)體管有漏電的(de)現(xian)象(xiang)，抵銷縮(suo)小(xiao) L 時獲(huo)得的(de)效益。作(zuo)為改善方式，就(jiu)是導入 FinFET（Tri-Gate）這個(ge)(ge)概念，如右(you)上(shang)圖。在 Intel 以(yi)前所做的(de)解釋中(zhong)，可以(yi)知道藉由導入這個(ge)(ge)技術，能減少因(yin)物理現(xian)象(xiang)所導致(zhi)的(de)漏電現(xian)象(xiang)。
更(geng)重要的(de)是(shi)，藉由這(zhe)(zhe)個方法可(ke)以(yi)增加(jia) Gate 端(duan)和下(xia)層的(de)接(jie)(jie)(jie)觸(chu)(chu)面(mian)(mian)(mian)積(ji)。在傳統的(de)做(zuo)法中（左上(shang)圖），接(jie)(jie)(jie)觸(chu)(chu)面(mian)(mian)(mian)只有一個平(ping)面(mian)(mian)(mian)，但是(shi)采用 FinFET（Tri-Gate）這(zhe)(zhe)個技(ji)術后，接(jie)(jie)(jie)觸(chu)(chu)面(mian)(mian)(mian)將變成立體，可(ke)以(yi)輕易的(de)增加(jia)接(jie)(jie)(jie)觸(chu)(chu)面(mian)(mian)(mian)積(ji)，這(zhe)(zhe)樣就可(ke)以(yi)在保持一樣的(de)接(jie)(jie)(jie)觸(chu)(chu)面(mian)(mian)(mian)積(ji)下(xia)讓 Source-Drain 端(duan)變得更(geng)小，對縮小尺(chi)寸有相當大的(de)幫助(zhu)。
最后，則是(shi)(shi)為什么會有(you)(you)(you)人說各大廠進入(ru) 10 納(na)(na)米制(zhi)程(cheng)(cheng)將面臨相(xiang)(xiang)當(dang)嚴峻的(de)(de)挑戰，主因是(shi)(shi) 1 顆原(yuan)子(zi)的(de)(de)大小大約(yue)為 0.1 納(na)(na)米，在 10 納(na)(na)米的(de)(de)情況下，一(yi)(yi)條線只(zhi)有(you)(you)(you)不到 100 顆原(yuan)子(zi)，在制(zhi)作上相(xiang)(xiang)當(dang)困(kun)難，而且只(zhi)要(yao)有(you)(you)(you)一(yi)(yi)個原(yuan)子(zi)的(de)(de)缺(que)陷，像(xiang)是(shi)(shi)在制(zhi)作過程(cheng)(cheng)中(zhong)有(you)(you)(you)原(yuan)子(zi)掉出或是(shi)(shi)有(you)(you)(you)雜質，就會產(chan)生不知名的(de)(de)現象，影響產(chan)品的(de)(de)良(liang)率。
如果無法想象(xiang)這(zhe)個(ge)(ge)難度，可以做個(ge)(ge)小實驗。在桌上用 100 個(ge)(ge)小珠(zhu)子排成(cheng)(cheng)一個(ge)(ge) 10×10 的(de)正方形(xing)，并且剪裁(cai)一張紙蓋在珠(zhu)子上，接著用小刷子把旁(pang)邊的(de)的(de)珠(zhu)子刷掉(diao)，最后使他形(xing)成(cheng)(cheng)一個(ge)(ge) 10×5 的(de)長方形(xing)。這(zhe)樣(yang)就可以知道各大(da)廠所面臨到(dao)的(de)困(kun)境，以及(ji)達(da)成(cheng)(cheng)這(zhe)個(ge)(ge)目標究竟是多(duo)么艱巨。
隨(sui)著三(san)星以及臺積電在近期(qi)將(jiang)(jiang)完(wan)成(cheng) 14 納米、16 納米 FinFET 的(de)(de)量(liang)產，兩者都(dou)想(xiang)爭(zheng)奪 Apple 下一代(dai)的(de)(de) iPhone 芯(xin)片代(dai)工，我們將(jiang)(jiang)看到相(xiang)當精彩的(de)(de)商業(ye)競爭(zheng)，同時(shi)也將(jiang)(jiang)獲得更加省電、輕(qing)薄的(de)(de)手機(ji)，要感(gan)謝摩爾(er)定(ding)律所帶來(lai)的(de)(de)好處(chu)呢。
【半(ban)導體(ti)科普】半(ban)導體(ti)產業的根基：硅晶圓(yuan)是什么？
在半導體的(de)(de)(de)(de)新聞中，總是會提到(dao)(dao)以尺寸標(biao)示的(de)(de)(de)(de)晶圓(yuan)(yuan)廠(chang)，如 8 吋(cun)或是 12 吋(cun)晶圓(yuan)(yuan)廠(chang)，然而，所謂的(de)(de)(de)(de)晶圓(yuan)(yuan)到(dao)(dao)底是什么東(dong)西？其中 8 吋(cun)指(zhi)的(de)(de)(de)(de)是什么部分？要產出大尺寸的(de)(de)(de)(de)晶圓(yuan)(yuan)制造又有什么難(nan)度(du)呢？以下將(jiang)逐步介(jie)紹半導體最重要的(de)(de)(de)(de)基礎——「晶圓(yuan)(yuan)」到(dao)(dao)底是什么。
何謂晶圓？
晶圓（wafer），是(shi)制(zhi)造(zao)各(ge)式計(ji)算機芯(xin)片(pian)(pian)的(de)基礎。我們可以將芯(xin)片(pian)(pian)制(zhi)造(zao)比擬成用樂高積木蓋(gai)房(fang)子，藉由一層(ceng)(ceng)又(you)一層(ceng)(ceng)的(de)堆棧(zhan)，完成自(zi)己(ji)期望的(de)造(zao)型（也(ye)就(jiu)是(shi)各(ge)式芯(xin)片(pian)(pian)）。然而，如果沒(mei)有良好的(de)地基，蓋(gai)出(chu)來的(de)房(fang)子就(jiu)會歪(wai)來歪(wai)去，不(bu)合(he)自(zi)己(ji)所(suo)意，為了做(zuo)出(chu)完美的(de)房(fang)子，便需要一個平穩(wen)的(de)基板(ban)。對芯(xin)片(pian)(pian)制(zhi)造(zao)來說，這個基板(ban)就(jiu)是(shi)接下來將描述(shu)的(de)晶圓。
首先，先回(hui)想一下小時(shi)(shi)候(hou)在(zai)玩樂高(gao)積木時(shi)(shi)，積木的(de)表面都會有(you)一個一個小小圓型的(de)凸出物，藉由這(zhe)個構造，我們可將兩塊(kuai)積木穩固(gu)的(de)迭在(zai)一起(qi)(qi)，且不需(xu)(xu)使用膠(jiao)水。芯片制(zhi)造，也是以類似這(zhe)樣(yang)的(de)方式(shi)，將后續添加的(de)原子和基(ji)板固(gu)定在(zai)一起(qi)(qi)。因此，我們需(xu)(xu)要尋(xun)找表面整齊(qi)的(de)基(ji)板，以滿足后續制(zhi)造所需(xu)(xu)的(de)條(tiao)件。
在固體(ti)(ti)材料(liao)中(zhong)，有(you)一(yi)(yi)種特殊的(de)晶體(ti)(ti)結構(gou)──單晶（Monocrystalline）。它具有(you)原子一(yi)(yi)個接著一(yi)(yi)個緊密排列(lie)在一(yi)(yi)起的(de)特性(xing)，可(ke)以(yi)(yi)形成一(yi)(yi)個平(ping)整的(de)原子表層。因此，采用單晶做成晶圓(yuan)，便可(ke)以(yi)(yi)滿足以(yi)(yi)上(shang)的(de)需求。然而(er)，該如何產(chan)生這樣的(de)材料(liao)呢，主要有(you)二個步(bu)驟，分別為純化以(yi)(yi)及拉晶，之后便能完成這樣的(de)材料(liao)。
如何制造單晶(jing)的晶(jing)圓
純(chun)(chun)化分成兩個階段，第(di)一(yi)步是(shi)(shi)冶金(jin)級純(chun)(chun)化，此一(yi)過程(cheng)主要(yao)是(shi)(shi)加入碳，以氧化還原的方式，將氧化硅(gui)轉換成 98% 以上純(chun)(chun)度的硅(gui)。大部份(fen)的金(jin)屬提煉，像是(shi)(shi)鐵或銅(tong)等金(jin)屬，皆是(shi)(shi)采用這樣的方式獲(huo)得(de)足夠(gou)純(chun)(chun)度的金(jin)屬。但是(shi)(shi)，98% 對于芯片(pian)制(zhi)(zhi)造來說依舊不夠(gou)，仍需(xu)要(yao)進(jin)一(yi)步提升。因此，將再(zai)進(jin)一(yi)步采用西門(men)子(zi)制(zhi)(zhi)程(cheng)（Siemens process）作(zuo)純(chun)(chun)化，如此，將獲(huo)得(de)半導體制(zhi)(zhi)程(cheng)所需(xu)的高純(chun)(chun)度多晶硅(gui)。
▲硅柱制造流(liu)程（Source: Wikipedia）
接著，就是(shi)拉晶(jing)的(de)步驟。首先(xian)，將前面(mian)所獲得的(de)高純度(du)多(duo)晶(jing)硅融化(hua)，形成(cheng)液(ye)態(tai)的(de)硅。之后(hou)，以單晶(jing)的(de)硅種(zhong)（seed）和液(ye)體(ti)表(biao)面(mian)接觸，一邊旋轉一邊緩慢的(de)向(xiang)上拉起(qi)。至于為何(he)需(xu)要(yao)單晶(jing)的(de)硅種(zhong)，是(shi)因為硅原子(zi)排(pai)(pai)列(lie)就和人排(pai)(pai)隊一樣，會需(xu)要(yao)排(pai)(pai)頭(tou)讓后(hou)來的(de)人該如(ru)何(he)正確的(de)排(pai)(pai)列(lie)，硅種(zhong)便(bian)是(shi)重(zhong)要(yao)的(de)排(pai)(pai)頭(tou)，讓后(hou)來的(de)原子(zi)知道該如(ru)何(he)排(pai)(pai)隊。最(zui)后(hou)，待(dai)離開液(ye)面(mian)的(de)硅原子(zi)凝固后(hou)，排(pai)(pai)列(lie)整齊的(de)單晶(jing)硅柱便(bian)完成(cheng)了。
單晶硅柱（Souse：Wikipedia）
然而，8吋(cun)、12吋(cun)又(you)(you)代表什么東西(xi)呢？他指的(de)(de)是(shi)(shi)我們(men)產生的(de)(de)晶(jing)(jing)(jing)(jing)(jing)柱(zhu)，長(chang)得(de)像鉛筆筆桿的(de)(de)部分，表面經過(guo)(guo)處理(li)并(bing)切成薄(bo)圓片(pian)后的(de)(de)直徑。至(zhi)于制造大尺(chi)寸(cun)晶(jing)(jing)(jing)(jing)(jing)圓又(you)(you)有什么難度呢？如前面所說，晶(jing)(jing)(jing)(jing)(jing)柱(zhu)的(de)(de)制作過(guo)(guo)程(cheng)就像是(shi)(shi)在(zai)做(zuo)棉花(hua)糖(tang)一樣，一邊旋轉(zhuan)(zhuan)一邊成型。有制作過(guo)(guo)棉花(hua)糖(tang)的(de)(de)話，應(ying)該都(dou)知道要(yao)做(zuo)出(chu)大而且扎實的(de)(de)棉花(hua)糖(tang)是(shi)(shi)相當困難的(de)(de)，而拉晶(jing)(jing)(jing)(jing)(jing)的(de)(de)過(guo)(guo)程(cheng)也是(shi)(shi)一樣，旋轉(zhuan)(zhuan)拉起的(de)(de)速(su)度以及溫度的(de)(de)控制都(dou)會影響到晶(jing)(jing)(jing)(jing)(jing)柱(zhu)的(de)(de)質量(liang)。也因此(ci)，尺(chi)寸(cun)愈(yu)大時，拉晶(jing)(jing)(jing)(jing)(jing)對(dui)速(su)度與溫度的(de)(de)要(yao)求就更(geng)高(gao)，因此(ci)要(yao)做(zuo)出(chu)高(gao)質量(liang) 12 吋(cun)晶(jing)(jing)(jing)(jing)(jing)圓的(de)(de)難度就比 8 吋(cun)晶(jing)(jing)(jing)(jing)(jing)圓還來得(de)高(gao)。
只是(shi)，一整(zheng)條的(de)硅柱(zhu)并(bing)無法做成(cheng)芯(xin)片(pian)(pian)(pian)制(zhi)(zhi)(zhi)造的(de)基(ji)板(ban)，為了產生一片(pian)(pian)(pian)一片(pian)(pian)(pian)的(de)硅晶圓(yuan)，接著需(xu)要以(yi)鉆石(shi)刀(dao)將硅晶柱(zhu)橫向切成(cheng)圓(yuan)片(pian)(pian)(pian)，圓(yuan)片(pian)(pian)(pian)再經由拋(pao)光便可形成(cheng)芯(xin)片(pian)(pian)(pian)制(zhi)(zhi)(zhi)造所需(xu)的(de)硅晶圓(yuan)。經過這么(me)多步(bu)驟，芯(xin)片(pian)(pian)(pian)基(ji)板(ban)的(de)制(zhi)(zhi)(zhi)造便大功(gong)告(gao)成(cheng)，下(xia)一步(bu)便是(shi)堆(dui)棧房(fang)子的(de)步(bu)驟，也就是(shi)芯(xin)片(pian)(pian)(pian)制(zhi)(zhi)(zhi)造。至于該如何(he)制(zhi)(zhi)(zhi)作芯(xin)片(pian)(pian)(pian)呢？接著往(wang)下(xia)看。
【半導體(ti)科(ke)普(pu)】IC 芯(xin)片的(de)制造，層層打(da)造的(de)高科(ke)技(ji)工藝
在介(jie)(jie)紹過硅晶圓是什么東西后，同時，也(ye)知道制(zhi)造(zao) IC 芯片(pian)就(jiu)像是用樂高(gao)積木蓋房(fang)子一樣，藉由一層又一層的(de)堆棧，創(chuang)造(zao)自己所期望(wang)的(de)造(zao)型。然而(er)，蓋房(fang)子有相當多的(de)步驟，IC 制(zhi)造(zao)也(ye)是一樣，制(zhi)造(zao) IC 究竟有哪些步驟？本文將將就(jiu) IC 芯片(pian)制(zhi)造(zao)的(de)流程做介(jie)(jie)紹。
層層堆棧的(de)芯(xin)片架構
在開(kai)始前，我(wo)們(men)要先認識 IC 芯片是什么。IC，全(quan)名集成電路（Integrated Circuit），由(you)它的(de)(de)命(ming)名可知(zhi)它是將設計好的(de)(de)電路，以堆棧的(de)(de)方式(shi)組合(he)起來。藉由(you)這個方法，我(wo)們(men)可以減少連接電路時所需耗費的(de)(de)面積。下(xia)圖(tu)為 IC 電路的(de)(de) 3D 圖(tu)，從圖(tu)中可以看出它的(de)(de)結構就像(xiang)房子的(de)(de)梁和柱，一層一層堆棧，這也(ye)就是為何會(hui)將 IC 制造比擬成蓋房子。 
▲ IC 芯片(pian)的 3D 剖面圖。
從(cong)上圖中(zhong) IC 芯(xin)片的(de) 3D 剖面圖來看，底部深藍色(se)的(de)部分就(jiu)是上一篇介紹的(de)晶圓，從(cong)這張圖可以更明(ming)確的(de)知(zhi)道，晶圓基板在(zai)芯(xin)片中(zhong)扮演的(de)角色(se)是何(he)等重要。至于紅色(se)以及土黃色(se)的(de)部分，則是于 IC 制作時要完成的(de)地方。
首先，在(zai)這(zhe)里可以將紅色的(de)部分(fen)比擬成高樓(lou)中的(de)一樓(lou)大(da)(da)廳。一樓(lou)大(da)(da)廳，是一棟房子的(de)門戶，出入都由這(zhe)里，在(zai)掌握交(jiao)通下通常會有較多的(de)機能性。因此(ci)，和其他樓(lou)層相比，在(zai)興建(jian)時會比較復(fu)雜，需要較多的(de)步驟。在(zai) IC 電路中，這(zhe)個大(da)(da)廳就是邏輯(ji)閘層，它是整顆(ke) IC 中最重要的(de)部分(fen)，藉由將多種邏輯(ji)閘組合在(zai)一起(qi)，完成功(gong)能齊全的(de) IC 芯片。
黃(huang)色的(de)(de)(de)(de)部分，則像是(shi)一(yi)(yi)般的(de)(de)(de)(de)樓(lou)層(ceng)(ceng)。和(he)一(yi)(yi)樓(lou)相(xiang)比，不(bu)會(hui)有太復雜(za)的(de)(de)(de)(de)構造，而且(qie)每層(ceng)(ceng)樓(lou)在興(xing)建時也不(bu)會(hui)有太多變化(hua)。這一(yi)(yi)層(ceng)(ceng)的(de)(de)(de)(de)目的(de)(de)(de)(de)，是(shi)將紅色部分的(de)(de)(de)(de)邏輯閘(zha)相(xiang)連在一(yi)(yi)起。之所以需要這么(me)多層(ceng)(ceng)，是(shi)因為有太多線路要連結在一(yi)(yi)起，在單(dan)層(ceng)(ceng)無(wu)法容納所有的(de)(de)(de)(de)線路下，就要多迭幾層(ceng)(ceng)來達成這個目標(biao)了。在這之中(zhong)，不(bu)同層(ceng)(ceng)的(de)(de)(de)(de)線路會(hui)上下相(xiang)連以滿足接(jie)線的(de)(de)(de)(de)需求。
分層施工，逐層架構
知道 IC 的構造后，接下(xia)來要介紹該如(ru)何(he)制作。試(shi)想(xiang)一下(xia)，如(ru)果(guo)要以油漆(qi)噴罐(guan)做精細作圖時，我們需(xu)先(xian)割出圖形的遮蓋板(ban)，蓋在紙上。接著再(zai)將油漆(qi)均(jun)勻地噴在紙上，待油漆(qi)干后，再(zai)將遮板(ban)拿開。不斷的重復這個步驟后，便可完(wan)成整齊且復雜的圖形。制造 IC 就是以類似的方式(shi)，藉由(you)遮蓋的方式(shi)一層(ceng)一層(ceng)的堆棧起來。
制(zhi)作(zuo) IC 時，可以(yi)簡單分成以(yi)上(shang) 4 種步驟。雖(sui)然(ran)實際制(zhi)造時，制(zhi)造的步驟會有差(cha)異，使用的材料也有所(suo)不同(tong)，但(dan)是大(da)體上(shang)皆采(cai)用類似(si)的原理。這個流(liu)程和油漆作(zuo)畫有些許不同(tong)，IC 制(zhi)造是先涂料再(zai)加做遮蓋(gai)，油漆作(zuo)畫則(ze)是先遮蓋(gai)再(zai)作(zuo)畫。以(yi)下(xia)將介紹各(ge)流(liu)程。
1.金(jin)(jin)屬濺鍍：將欲使用的(de)金(jin)(jin)屬材料均勻(yun)灑在(zai)晶圓(yuan)片上，形(xing)成一薄膜。
2.涂布光(guang)阻(zu)：先將(jiang)光(guang)阻(zu)材(cai)料(liao)放在晶圓(yuan)片上，透過光(guang)罩(zhao)（光(guang)罩(zhao)原理留待下次說(shuo)明），將(jiang)光(guang)束(shu)打在不要的(de)部分上，破壞光(guang)阻(zu)材(cai)料(liao)結(jie)構(gou)。接(jie)著，再以化學藥劑(ji)將(jiang)被破壞的(de)材(cai)料(liao)洗去。
3.蝕刻(ke)技術：將沒有受光阻保護的硅晶圓，以離子束(shu)蝕刻(ke)。
4.光(guang)阻去(qu)除(chu)：使(shi)用去(qu)光(guang)阻液(ye)皆剩下的光(guang)阻溶(rong)解掉，如此便完成一次流程(cheng)。
最后(hou)便(bian)會在一整片晶圓上完(wan)(wan)成(cheng)很(hen)多 IC 芯(xin)片，接下來只要將完(wan)(wan)成(cheng)的方(fang)形(xing) IC 芯(xin)片剪(jian)下，便(bian)可送到(dao)封(feng)裝廠做封(feng)裝，至(zhi)于封(feng)裝廠是什么東西？就要待(dai)之后(hou)再做說明啰。
▲ 各種(zhong)尺寸晶圓(yuan)的(de)比較。（Source：Wikipedia）
【半導體(ti)科普(pu)】IC 功能的(de)關鍵，復(fu)雜(za)繁瑣的(de)芯片設(she)計流(liu)程
在前(qian)面已經介紹過(guo)芯(xin)片制造(zao)的過(guo)程就如(ru)同用(yong)樂高(gao)蓋房子一(yi)樣，先(xian)有(you)(you)晶圓作為地基(ji)，再(zai)層層往上迭(die)的芯(xin)片制造(zao)流程后，就可產出必要的 IC 芯(xin)片。然而，沒有(you)(you)設計(ji)圖，擁(yong)有(you)(you)再(zai)強制造(zao)能力都沒有(you)(you)用(yong)，因此(ci)，建(jian)筑師(shi)的角(jiao)色(se)相當重(zhong)要。但是 IC 設計(ji)中的建(jian)筑師(shi)究(jiu)竟是誰呢(ni)？接下來要針(zhen)對 IC 設計(ji)做介紹。
在 IC 生產(chan)流程(cheng)中，IC 多由專(zhuan)業 IC 設(she)計(ji)(ji)公司進行(xing)規(gui)劃、設(she)計(ji)(ji)，像是聯發科、高通、Intel 等知名大廠(chang)，都自行(xing)設(she)計(ji)(ji)各自的 IC 芯片，提供不(bu)同(tong)規(gui)格、效能的芯片給下游廠(chang)商選(xuan)擇。因為 IC 是由各廠(chang)自行(xing)設(she)計(ji)(ji)，所以(yi) IC 設(she)計(ji)(ji)十分仰賴工程(cheng)師(shi)的技術，工程(cheng)師(shi)的素質影(ying)響著一間企(qi)業的價(jia)值。然而，工程(cheng)師(shi)們(men)在設(she)計(ji)(ji)一顆 IC 芯片時，究(jiu)竟有那些步驟？設(she)計(ji)(ji)流程(cheng)可以(yi)簡單分成(cheng)如下。
設計(ji)第一步，訂(ding)定目標
在(zai)(zai) IC 設(she)(she)計(ji)(ji)中，最重要(yao)的步(bu)驟(zou)就(jiu)是規(gui)格制定。這個(ge)步(bu)驟(zou)就(jiu)像是在(zai)(zai)設(she)(she)計(ji)(ji)建(jian)筑(zhu)前，先(xian)決(jue)定要(yao)幾間房間、浴室，有什(shen)么建(jian)筑(zhu)法規(gui)需要(yao)遵守，在(zai)(zai)確(que)定好所(suo)有的功能(neng)之(zhi)后在(zai)(zai)進(jin)行(xing)設(she)(she)計(ji)(ji)，這樣(yang)才不(bu)用再花額外的時間進(jin)行(xing)后續修改。IC 設(she)(she)計(ji)(ji)也需要(yao)經過類似的步(bu)驟(zou)，才能(neng)確(que)保設(she)(she)計(ji)(ji)出來的芯片不(bu)會有任(ren)何(he)差錯。
規(gui)(gui)格制定的(de)(de)第一步便(bian)是確定 IC 的(de)(de)目的(de)(de)、效能為何，對大方(fang)(fang)向做設定。接(jie)著(zhu)是察(cha)看有(you)哪些協議(yi)要符合，像無(wu)線網卡的(de)(de)芯片就需要符合 IEEE 802.11 等規(gui)(gui)范(fan)，不(bu)(bu)然，這芯片將無(wu)法(fa)(fa)和市面上(shang)的(de)(de)產品兼容，使它無(wu)法(fa)(fa)和其他設備(bei)聯機。最(zui)后則(ze)是確立這顆 IC 的(de)(de)實(shi)作方(fang)(fang)法(fa)(fa)，將不(bu)(bu)同(tong)功能分配(pei)成不(bu)(bu)同(tong)的(de)(de)單元，并確立不(bu)(bu)同(tong)單元間鏈接(jie)的(de)(de)方(fang)(fang)法(fa)(fa)，如此便(bian)完成規(gui)(gui)格的(de)(de)制定。
設計完(wan)規格(ge)后，接著(zhu)就(jiu)是(shi)設計芯(xin)片(pian)的(de)細節了。這個步驟(zou)就(jiu)像初步記(ji)下建筑的(de)規畫(hua)，將(jiang)整體(ti)輪廓(kuo)描(miao)(miao)繪出來，方便(bian)后續制圖。在 IC 芯(xin)片(pian)中，便(bian)是(shi)使用硬件描(miao)(miao)述語(yu)言（HDL）將(jiang)電路(lu)描(miao)(miao)寫出來。常使用的(de) HDL 有 Verilog、VHDL 等，藉由程序(xu)代(dai)碼(ma)便(bian)可輕易地(di)將(jiang)一(yi)顆(ke) IC 地(di)菜單達出來。接著(zhu)就(jiu)是(shi)檢查(cha)程序(xu)功能的(de)正(zheng)確性并持續修改(gai)，直到(dao)它滿(man)足期(qi)望的(de)功能為止。 
▲ 32 bits 加(jia)法器的(de) Verilog 范例。
有(you)了計(ji)算(suan)機(ji)，事情都變得容(rong)易
有了(le)完整規(gui)畫(hua)后，接下來便是(shi)畫(hua)出平面的(de)設計(ji)藍圖(tu)。在 IC 設計(ji)中(zhong)，邏(luo)輯合(he)成這個(ge)步驟(zou)便是(shi)將確定無誤的(de) HDL code，放(fang)入電(dian)(dian)子設計(ji)自(zi)動(dong)化工(gong)具（EDA tool），讓計(ji)算機將 HDL code 轉換成邏(luo)輯電(dian)(dian)路(lu)，產生(sheng)如下的(de)電(dian)(dian)路(lu)圖(tu)。之后，反(fan)復的(de)確定此邏(luo)輯閘設計(ji)圖(tu)是(shi)否符(fu)合(he)規(gui)格(ge)并修改(gai)，直到功能正確為止。 
▲ 控制單(dan)元合成后的結果(guo)。
最(zui)后，將合成完的程序代碼再放入(ru)另一(yi)套 EDA tool，進(jin)行電(dian)路布局(ju)與繞線（Place And Route）。在經過(guo)不(bu)斷的檢測后，便會形成如(ru)下的電(dian)路圖。圖中可(ke)以看到藍、紅、綠、黃等不(bu)同顏(yan)色(se)，每種不(bu)同的顏(yan)色(se)就(jiu)代表著一(yi)張光罩(zhao)。至于光罩(zhao)究(jiu)竟(jing)要如(ru)何運用呢？
▲ 常用的演算(suan)芯片- FFT 芯片，完成電路布局與繞(rao)線的結(jie)果。
層(ceng)(ceng)層(ceng)(ceng)光(guang)罩，迭(die)起一顆芯片(pian)
首先，目前已經知(zhi)道一顆 IC 會產(chan)生多(duo)張的(de)光(guang)罩，這些光(guang)罩有上下層的(de)分別，每層有各自的(de)任務。下圖為簡單的(de)光(guang)罩例子(zi)，以(yi)集成電路中最(zui)基(ji)本的(de)組件(jian) CMOS 為范(fan)例，CMOS 全名為互補式金(jin)屬(shu)氧化物(wu)(wu)半導(dao)體（Complementary metal–oxide–semiconductor），也就是將 NMOS 和 PMOS 兩者做結(jie)合，形成 CMOS。至于什么是金(jin)屬(shu)氧化物(wu)(wu)半導(dao)體（MOS）？這種(zhong)在芯片(pian)中廣(guang)泛使用(yong)的(de)組件(jian)比(bi)較(jiao)難(nan)(nan)說明(ming)，一般讀者也較(jiao)難(nan)(nan)弄清，在這里就不多(duo)加細究。
下(xia)圖中，左邊就是(shi)經過(guo)電(dian)路(lu)布局與繞線后(hou)形成(cheng)的(de)(de)電(dian)路(lu)圖，在(zai)前(qian)面已經知(zhi)道每(mei)(mei)種顏色便代表一(yi)張光(guang)罩(zhao)。右邊則是(shi)將每(mei)(mei)張光(guang)罩(zhao)攤開(kai)的(de)(de)樣(yang)子。制(zhi)作是(shi)，便由底層開(kai)始，依(yi)循上一(yi)篇 IC 芯(xin)片的(de)(de)制(zhi)造中所提的(de)(de)方法，逐層制(zhi)作，最(zui)后(hou)便會產生期(qi)望的(de)(de)芯(xin)片了。
至(zhi)此，對(dui)于(yu) IC 設計應該有初(chu)步的(de)(de)(de)了解，整體(ti)(ti)看來就很清楚 IC 設計是一門(men)非常復雜的(de)(de)(de)專業(ye)，也多(duo)虧了計算(suan)機輔(fu)助軟件的(de)(de)(de)成(cheng)熟(shu)，讓 IC 設計得以加速(su)。IC 設計廠十分依賴工程(cheng)師的(de)(de)(de)智(zhi)能，這里所(suo)述(shu)的(de)(de)(de)每個(ge)步驟都有其專門(men)的(de)(de)(de)知(zhi)識，皆(jie)可(ke)獨立成(cheng)多(duo)門(men)專業(ye)的(de)(de)(de)課程(cheng)，像是撰(zhuan)寫硬件描述(shu)語言(yan)就不單純的(de)(de)(de)只需要熟(shu)悉程(cheng)序語言(yan)，還需要了解邏(luo)輯電路是如何運作、如何將所(suo)需的(de)(de)(de)算(suan)法轉換成(cheng)程(cheng)序、合成(cheng)軟件是如何將程(cheng)序轉換成(cheng)邏(luo)輯閘等問題。
在了解 IC 設(she)計師如同建筑(zhu)師，晶圓代工(gong)廠(chang)是建筑(zhu)營造廠(chang)之后，接下(xia)來(lai)該暸解最終(zhong)如何把芯片包裝(zhuang)成一般用戶(hu)所熟知的(de)外觀，也就是「封裝(zhuang)」。下(xia)面將介紹 IC 封裝(zhuang)是什么以及幾個重要的(de)技術。
【半導體(ti)科(ke)普】封裝，IC 芯片的最終防(fang)護與(yu)統整
經過漫長(chang)的(de)流程，從設計到(dao)制(zhi)造，終于獲(huo)得一(yi)顆(ke) IC 芯片了。然而(er)一(yi)顆(ke)芯片相(xiang)當(dang)小且薄(bo)，如(ru)果不(bu)在(zai)外(wai)施加保(bao)護，會(hui)被輕易的(de)刮(gua)傷損壞。此外(wai)，因為芯片的(de)尺(chi)寸(cun)微小，如(ru)果不(bu)用一(yi)個較大(da)尺(chi)寸(cun)的(de)外(wai)殼，將不(bu)易以(yi)人工安(an)置(zhi)在(zai)電路板上。因此，本文接下來要針對封(feng)裝加以(yi)描述介紹。
目前常見(jian)的(de)(de)封(feng)(feng)裝(zhuang)有(you)(you)兩種(zhong)(zhong)，一種(zhong)(zhong)是(shi)電動玩具內常見(jian)的(de)(de)，黑色長得像蜈蚣的(de)(de) DIP 封(feng)(feng)裝(zhuang)，另(ling)一為購買盒裝(zhuang) CPU 時(shi)常見(jian)的(de)(de) BGA 封(feng)(feng)裝(zhuang)。至于(yu)其他的(de)(de)封(feng)(feng)裝(zhuang)法(fa)，還有(you)(you)早期 CPU 使(shi)用的(de)(de) PGA（Pin Grid Array；Pin Grid Array）或是(shi) DIP 的(de)(de)改良版(ban) QFP（塑料方形扁平(ping)封(feng)(feng)裝(zhuang)）等。因為有(you)(you)太多種(zhong)(zhong)封(feng)(feng)裝(zhuang)法(fa)，以(yi)下將對 DIP 以(yi)及 BGA 封(feng)(feng)裝(zhuang)做(zuo)介紹。
傳(chuan)統(tong)封裝，歷久(jiu)不衰
首先要(yao)介紹的(de)是(shi)(shi)(shi)雙(shuang)(shuang)排直立式(shi)封裝(zhuang)（Dual Inline Package；DIP），從下(xia)(xia)圖可以看(kan)到(dao)采用(yong)(yong)此封裝(zhuang)的(de) IC 芯(xin)片(pian)(pian)在雙(shuang)(shuang)排接腳下(xia)(xia)，看(kan)起來會(hui)像條黑色蜈(wu)蚣，讓(rang)人印象深刻(ke)，此封裝(zhuang)法為最早采用(yong)(yong)的(de) IC 封裝(zhuang)技術，具(ju)有成本低廉的(de)優勢(shi)，適(shi)合(he)小型且不需接太多線的(de)芯(xin)片(pian)(pian)。但(dan)是(shi)(shi)(shi)，因(yin)為大多采用(yong)(yong)的(de)是(shi)(shi)(shi)塑料，散熱效果(guo)較(jiao)差，無法滿足現(xian)行(xing)高速芯(xin)片(pian)(pian)的(de)要(yao)求。因(yin)此，使用(yong)(yong)此封裝(zhuang)的(de)，大多是(shi)(shi)(shi)歷(li)久不衰的(de)芯(xin)片(pian)(pian)，如下(xia)(xia)圖中的(de) OP741，或是(shi)(shi)(shi)對(dui)運(yun)作速度沒那么要(yao)求且芯(xin)片(pian)(pian)較(jiao)小、接孔較(jiao)少的(de) IC 芯(xin)片(pian)(pian)。
▲ 左圖(tu)的 IC 芯(xin)片為 OP741，是常見的電壓放大器。右圖(tu)為它的剖面圖(tu)，這個封裝是以金線將芯(xin)片接到金屬接腳（Leadframe）。（Source ：左圖(tu)Wikipedia、右圖(tu)Wikipedia）
至于球格(ge)數組(zu)（Ball Grid Array，BGA）封(feng)裝，和 DIP 相比(bi)封(feng)裝體(ti)(ti)積較小，可輕易的(de)放入體(ti)(ti)積較小的(de)裝置中。此外，因(yin)為接腳位在芯片下方，和 DIP 相比(bi)，可容納更(geng)多的(de)金(jin)屬接腳，相當適合需要較多接點的(de)芯片。然而，采用這種封(feng)裝法(fa)成本(ben)較高(gao)且連接的(de)方法(fa)較復雜，因(yin)此大多用在高(gao)單價(jia)的(de)產品(pin)上。
▲ 左(zuo)圖(tu)(tu)為采用 BGA 封(feng)裝的(de)芯片，主流的(de) X86 CPU 大多(duo)使(shi)用這種封(feng)裝法。右圖(tu)(tu)為使(shi)用覆晶封(feng)裝的(de) BGA 示意圖(tu)(tu)。（Source： 左(zuo)圖(tu)(tu)Wikipedia）
行動裝置興起，新技術躍(yue)上舞臺
然而，使用以上這些封裝(zhuang)法(fa)，會(hui)耗費掉(diao)相(xiang)當大的(de)體(ti)(ti)積(ji)。像現在的(de)行動裝(zhuang)置、穿戴裝(zhuang)置等，需要相(xiang)當多種(zhong)組件，如(ru)果各個組件都(dou)獨立封裝(zhuang)，組合起來將耗費非(fei)常大的(de)空間(jian)，因此目前有兩種(zhong)方法(fa)，可滿(man)足(zu)縮小體(ti)(ti)積(ji)的(de)要求，分(fen)別為 SoC（System On Chip）以及 SiP（System In Packet）。
在智能(neng)(neng)型手機剛興起時(shi)，在各大財經(jing)雜志(zhi)上皆可發現 SoC 這個(ge)名(ming)詞(ci)，然而 SoC 究(jiu)竟(jing)是(shi)什么東西？簡單來說，就(jiu)是(shi)將原本不(bu)同功(gong)能(neng)(neng)的(de)(de) IC，整合在一(yi)顆芯片(pian)中(zhong)。藉(jie)由這個(ge)方(fang)法，不(bu)單可以縮小體(ti)積，還可以縮小不(bu)同 IC 間的(de)(de)距(ju)離，提升芯片(pian)的(de)(de)計算速度(du)。至于(yu)制作(zuo)方(fang)法，便(bian)是(shi)在 IC 設計時(shi)間時(shi)，將各個(ge)不(bu)同的(de)(de) IC 放在一(yi)起，再透過先(xian)前介(jie)紹的(de)(de)設計流(liu)程，制作(zuo)成一(yi)張(zhang)光(guang)罩。
然而，SoC 并非只(zhi)有優點，要設(she)(she)計(ji)一顆(ke) SoC 需要相當多的(de)(de)(de)技術配(pei)合。IC 芯片各(ge)(ge)自封(feng)裝(zhuang)時，各(ge)(ge)有封(feng)裝(zhuang)外部保護(hu)，且(qie) IC 與 IC 間的(de)(de)(de)距離較(jiao)遠，比較(jiao)不(bu)會(hui)(hui)發生交(jiao)互干擾的(de)(de)(de)情形。但是(shi)，當將所(suo)有 IC 都(dou)包裝(zhuang)在一起時，就是(shi)噩夢的(de)(de)(de)開始。IC 設(she)(she)計(ji)廠要從原先的(de)(de)(de)單純設(she)(she)計(ji) IC，變成(cheng)了解并整(zheng)合各(ge)(ge)個(ge)功能的(de)(de)(de) IC，增加工(gong)程師的(de)(de)(de)工(gong)作(zuo)量。此外，也會(hui)(hui)遇到很(hen)多的(de)(de)(de)狀況(kuang)，像是(shi)通訊芯片的(de)(de)(de)高頻訊號可能會(hui)(hui)影(ying)響其他功能的(de)(de)(de) IC 等(deng)情形。
此外(wai)，SoC 還(huan)需(xu)要(yao)獲得(de)其(qi)他(ta)廠商的(de)(de)(de)(de) IP（intellectual property）授權，才能將別人(ren)設計(ji)好(hao)的(de)(de)(de)(de)組件放到(dao) SoC 中。因(yin)為制(zhi)作 SoC 需(xu)要(yao)獲得(de)整顆 IC 的(de)(de)(de)(de)設計(ji)細節，才能做成完整的(de)(de)(de)(de)光罩，這同時也增加(jia)了 SoC 的(de)(de)(de)(de)設計(ji)成本。或許會(hui)有人(ren)質疑何不自己設計(ji)一顆就好(hao)了呢？因(yin)為設計(ji)各種 IC 需(xu)要(yao)大量和該 IC 相關的(de)(de)(de)(de)知(zhi)識，只有像(xiang) Apple 這樣多金(jin)的(de)(de)(de)(de)企(qi)業，才有預算能從各知(zhi)名企(qi)業挖角頂尖工程師，以(yi)設計(ji)一顆全新的(de)(de)(de)(de) IC，透過合作授權還(huan)是比(bi)自行研發劃算多了。
折衷方案，SiP 現(xian)身
作(zuo)為替代方案(an)，SiP 躍上整合芯片(pian)的(de)(de)(de)舞臺。和(he) SoC 不(bu)同(tong)，它是購買各(ge)家的(de)(de)(de) IC，在(zai)最(zui)后一次封裝這些 IC，如此便少了 IP 授權(quan)這一步，大(da)幅減少設計成本。此外，因(yin)為它們是各(ge)自(zi)獨立的(de)(de)(de) IC，彼此的(de)(de)(de)干擾(rao)程度大(da)幅下降。
▲ Apple Watch 采用(yong) SiP 技(ji)術將整(zheng)個(ge)計算機架構封裝成一顆芯片，不單滿足期望的效能(neng)還縮(suo)小體積，讓手表有更(geng)多的空間放電池。（Source：Apple 官網(wang)）
采(cai)用 SiP 技(ji)術的(de)產品(pin)，最著名的(de)非 Apple Watch 莫屬。因為 Watch 的(de)內部空間太(tai)小(xiao)，它(ta)無法采(cai)用傳統的(de)技(ji)術，SoC 的(de)設計成本又太(tai)高，SiP 成了首(shou)要之選。藉由 SiP 技(ji)術，不單可(ke)縮(suo)小(xiao)體(ti)積，還可(ke)拉近各個 IC 間的(de)距離，成為可(ke)行(xing)的(de)折衷方案。下圖便是(shi) Apple Watch 芯片的(de)結構圖，可(ke)以看(kan)到相(xiang)當多的(de) IC 包含在(zai)其中(zhong)。
▲ Apple Watch 中采用(yong) SiP 封裝(zhuang)的 S1 芯片內部配置圖。（Source：chipworks）
完成(cheng)封裝(zhuang)后(hou)，便要進入測試的(de)階(jie)段，在這(zhe)個(ge)階(jie)段便要確認封裝(zhuang)完的(de) IC 是否有正常的(de)運作，正確無誤(wu)之后(hou)便可(ke)出貨(huo)給組裝(zhuang)廠，做成(cheng)我們所見的(de)電(dian)子產品。至此，半導體(ti)(ti)產業便完成(cheng)了整個(ge)生產的(de)任務。